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v2.0 — Verilog / Multi-bit / Waveform Export
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数字电路在线仿真平台
拖拽式门电路搭建，实时仿真与波形查看。支持组合逻辑、时序逻辑、自定义Verilog模块导入。从真值表自动生成电路，从逻辑公式生成门级网表。专为芯片验证工程师与数字电路学习者设计。
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